Анализ алгоритма работы специализированного вычислителя

Изначально содержимое всех ячеек микросхемы стерто (FFh), за исключением ячеек, где хранится информация о недопустимых блоках, записанная до этого. Допустимость блока определяется 1-ым байтом запасного пространства. Samsung уверяет, что 1 или 2 страница каждого недопустимого блока по адресу столбца 2048 содержит данные, отличающиеся от FFh. Так как информация о недопустимых блоках является стираемой, то в большинстве случаев стирания ее невозможно восстановить. Поэтому, в системе должен быть заложен алгоритм, способный создать таблицу недопустимых блоков, защищённую от стирания и основанную на первоначальной информации о бракованных блоках. Любое намеренное стирание информации о недопустимых блоках запрещено.

Следовательно есть вероятность выхода из строя блоков микросхемы во время эксплуатации системы, что может привести к потере информации. Для повышения надежности хранения информации следует увеличить объем основного накопитель в два раза до 8 Гб.

3. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ

В процессе разработки ПЭС необходимо сопоставить узлам функциональной схемы их электрические эквиваленты. Разделим процесс разработки принципиальной схемы системы на пять этапов:

- микросхема ПЛИС со схемой загрузки;

- микроконтроллер AT89C5131 и USB интерфейс;

- микросхема часов реального времени и ее питание;

- накопитель, повышение быстродействия его работы;

- быстрая промежуточная память.

3.1 Микросхема ПЛИС со схемой загрузки

При реализации функциональных блоков в ПЛИС процесс разработки ПЭС сводится к выделению необходимых внешних линий связи и формирования цепей загрузки ПЛИС. В таблице 3.1 приведены внешние связи, сгруппированные по функциональному признаку, которые будут подключены к пользовательским выводам ПЛИС.

Таблица 3.1 - Перечень необходимых пользовательских контактов микросхемы ПЛИС

Для обеспечения конфигурирования ПЛИС совместим две стандартные схемы конфигурирования, рекомендованные фирмой производителем (ALTERA). Первая схема конфигурации (JTAG-цепочка) позволяет независимо загружать прошивку в конфигурационную микросхему и ПЛИС. Она используется на этапе настройки, проверки и конфигурирования загрузочной памяти. Вторая цепочка (режим пассивной последовательной конфигурации) используется в штатной работе ячейки. При включении питания при ее помощи информация из конфигурационной микросхемы переписывается в ПЛИС.

Элементы D1, D2 образуют JTAG-цепочку, организованную для загрузки элементов в системе. Кроме того JTAG, являясь стандартом периферийного сканирования, позволяет осуществлять проверку (верификацию) загруженной конфигурации ПЛИС и конфигурационного ПЗУ. Схема включения данных элементов подчиняется схеме функционирования JTAG-цепочки /3/ (рисунок 3.1).

Рисунок 3.1 - Схема функционирования JTAG-цепочки

Все резисторы схемы функционирования JTAG-цепочки выбраны номиналом 1 кОм, согласно рекомендации фирмы ALTERA.

На рисунке 3.2 представлена схема для пассивной последовательной конфигурации.

Рисунок 3.2 - Схема для пассивной последовательной конфигурации

Все резисторы схемы для пассивной последовательной конфигурации (рисунок 3.2) выбраны номиналом 1 кОм, согласно рекомендации фирмы ALTERA.

Характеристики выводов конфигурирования приведены в таблице 3.2.

Таблица 3.2 - Перечень характеристик выводов конфигурирования микросхемы ПЛИС

3.2 Контроллер обмена с USB каналом

При построении ПЭС нам необходимо решить три задачи:

- режим работы с внешней памятью, при этом часть двунаправленных портов ввода вывода становятся шинами адреса, шинами данных и сигналами управления. Данный режим нам необходим для согласования микроконтроллера с внешними устройствами;

- необходимо согласовать контроллер с USB интерфейсом;

- для управляющего контроллера необходимо обеспечить загрузку программы во внутреннюю Flash-память.

Для обеспечения второго и третьего перечислений необходимо применить стандартные решения, предложенные разработчиком. Для этого воспользуемся схемой, предложенной в /1/ и представленной на рисунке 3.3.

Так же по третьему перечислению необходимо отметить, что внутри контроллера существует два загрузчика: пользовательский и аппаратный (HBL, Hadware BootLoader). Пользовательский загрузчик позволяет запускать программы, записанные в память микроконтроллера, а аппаратный позволяет осуществить запись самой программы. В данной схеме перевести контроллер в режим программирования (записи программы) можно выполнив следующую последовательность действий:

- отключить прибор от USB-шины, разомкнув перемычку Р2 (линия VREF);

- удерживая кнопки К3 (линия RESET) и К2 (линия PSEN) подключить прибор к USB-шине, замкнув перемычку Р2;

- отпустить кнопку К3;

- отпустить кнопку К2.

На базе схемы приведенной на рисунке 3.3 получаем схему включения контроллера представленную на рисунке 3.4. В данной схеме шина адреса, шина данных и управляющие сигналы, необходимые для работы микроконтроллера с внешними устройствами соединены с ПЛИС, а перевод контроллера в режим загрузки осуществляется при помощи переключателя S21.

Рисунок 3.3 - Типовая схема включения контроллера

Рисунок 3.4 - Схема соединения для микроконтроллера AT89C5131

3.3 Микросхема часов реального времени и их питание

Схема включения микросхемы часов реального времени приведена на рисунке 3.5. Особенностью данной схемы является параллельное включение четырех конденсаторов большой емкости (1 Ф) в цепь питания микросхемы. Эти конденсаторы выполняют роль аккумулятора.

Рисунок 3.5 - Эквивалентная схема питания часов реального времени в автономном режиме работы

Аккумулятор предназначен для обеспечения питания микросхемы часов реального времени при отсутствии общего питания. Это необходимо при проведении автономных летных испытаний для того чтобы обеспечить бесперебойную работу часов до момента окончательной проверки изделия и начала испытания (включения прибора). Временная диаграмма заряда/разряда конденсаторной батареи приведена на рисунке 3.6.

Рисунок 3.6 - Временная диаграмма заряда/разряда конденсаторной батареи

При этом время заряда Тзаряда можно оценить как

Тзаряда = 3 · t, (3.1)

где t = R · C, (3.2)

а время разряда Тразряда как

, (3.3)

где ΔU = (4,5-2,5) B;

I = 10 мА - ток разряда, с учетом утечек через диод и выводы микросхем;

С = 4 Ф - емкость аккумуляторов.

3.4 Компоновка банков накопителя

Накопитель организован на 16 микросхемах ФЛЭШ-памяти K9K49G08U0M, которые разделим на четыре банка, по четыре микросхемы в каждом банке (рисунок 3.7). Это сделано для того чтобы иметь возможность устранить времена простоя (занятости) накопителя при циклах записи. Все 16 микросхем имеют общую шину данных, сигналы записи, чтения, записи команд и адреса. Выборка между микросхемами осуществляется сигналом Выбора микросхемы (СЕ). Сигналы R/B (свободен/занят) микросхем, объединенных в банк, соединены, следовательно для анализа контроллеру доступно четыре сигнала свободен/занят (R/B) определяющие занятость банков.

Рисунок 3.7 - Структура накопителя

Такое построение накопителя с одной стороны позволяет производить непрерывную запись в него, а с другой стороны оптимизирует число линий связи необходимое для его обслуживания.

3.5 Быстрая промежуточная память

Скоростная буферная память организована на микросхеме быстродействующего ОЗУ IDT71V424S15YI. Она имеет организацию 512к×8, и позволяет производить запись с периодом 15 нс. Микросхема всеми сигнальными выводами подключена к ПЛИС, так как имеет связи только с ее внутренними узлами.

3.6 Исходные данные на проектирование разрабатываемой системы

При разработке конструкции необходимо применить многослойный стеклотекстолит. Габаритные размеры, места креплений, расположение разъёмов ESQT аналогично ячейке АЦП-079-03. Контакты всех разъёмов не должны измениться. Фильтрующие конденсаторы располагать вблизи выводов микросхем потребителей. В схеме применена программируемая логическая матрица фирмы ALTERA.

Выводы элемента IDT71V424S пригодные для перестановки приведены в таблице 3.3. Выводы разделены на две независимые группы. Данная перестановка применима только для этого проекта.

Таблица 3.3 - Выводы элемента IDT71V424S

Данная система регистрации данных должна обеспечивать 2 варианта подключения:

- первый вариант в составе ИВК-079-03;

- второй вариант в составе независимого блока БСИ совместно с ячейкой БСИ-2.

Разъёмы Х3, Х4 расположить на краю ячейки. Расположение элементов необходимо согласовать с отделом 210.

4. РАЗРАБОТКА АЛГОРИТМА РАБОТЫ СИСТЕМЫ

Алгоритм работы системы регистрации данных во многом будет зависеть от структуры накопителя (рисунок 3.7).

Как было сказано в п. 3.4, накопитель состоит из четырех банков, в каждом банке по четыре микросхемы. Следовательно, в системе присутствует четыре независимых накопителя объемом 2 Гб каждый, что дает возможность производить параллельную запись в четыре банка.

Для обслуживания накопителя такого большого объема необходимо иметь дополнительную служебную информацию о хранящихся данных:

1) так как система регистрации данных может хранить несколько записей испытаний (от начала записи данных до отключения питания), то необходимо иметь таблицу записей, хранящую адреса границ записи испытаний. Данная таблица будет храниться в отдельной (служебной) области накопителя. Таблица записей данных необходима для облегчения работы с накопителем. Она позволяет определить свободное пространство в накопителе, в которое может производиться новая запись;

Страницы: 1, 2, 3, 4, 5